GHz世界中的速度加劇晶體信號問題

一個動態是技術市場不斷前進,處理器和端點外設控制器的速度始終更快,并且GHz時鐘是常態,與此同時,IC通過工藝縮小和更小的特征尺寸將更多的石英晶體管封裝到相同尺寸的芯片上,較小的晶體管在較低的電壓下工作,提供較低的輸出驅動能力,并且無法沿長或高阻抗線移動信號,在碰撞過程中有兩組動力學在主板線,電纜,連接器和芯片組上經常被忽視的技術細節-信號完整性-比以往任何時候都更加重要.

當時鐘和開關速度達到數百兆赫茲時,在10/100以太網,USB2.0,SCSI,PCI等標準中實現的數字信號表現得如預期,并且系統按照規范運行,將撥號盤旋轉到千兆赫范圍,晶振信號完整性成為設計師的主要問題,較小的移動設備塞滿了最新的高速處理器和I/O接口,再加上芯片縮小的千兆赫茲處理器和外設,平均信號由于損耗,交叉耦合以及低成本的PCB和連接器而受到衰減消費者價格點.

解決這些技術挑戰的靈丹妙藥是轉發器或轉接驅動器設備,添加到信號通道的這種便宜的奇跡驅動FR4上的更長跡線,通過柔性/帶狀電纜,跨越背板,并在所有高速開放標準接口中滿足眼圖邊緣,讓我們首先檢查創建信號完整性挑戰的動態,然后看看轉接驅動器如何解決石英晶體振蕩器信號完整性問題,英特爾的路線圖體現了快速的芯片縮減,從2007年的45納米變為今天的22納米(圖1),例如,Core Duo取代了流行的Pentium處理器,采用65nm光刻技術,而今天的第4代Core i7(Haswell)器件則采用22nm工藝(圖2).

如圖3所示,從32nm的平面晶體管向更快的三維22nm三柵極(FinFET)MOSFET的移動將柵極電壓降低了20％,降至0.8V左右,英特爾極小的22nmFinFET三維工藝封裝每立方芯片毫米更多晶體管,但工作柵極電壓降低了0.2V,這降低了20％,并且I/O的振蕩器輸出驅動能力也相應降低,如以太網,PCIExpress,USB 3.0,SATA3.0,SAS2.0/3.0和DDR內存,在三年內,英特爾預計到2019年將推出7納米晶體管,它們可能只需要今天的Vdd電壓,輸出驅動能力將受到更大影響.

影響信號完整性的另一個動態是從桌面計算到移動設備的平臺競爭,其中平板電腦,智能手機,2:1(平板電腦和獨立鍵盤)和可穿戴設備正在萎縮地縮小平臺及其內部電路板,器件比以往任何時候都更接近,帶有短截線和埋入式過孔的多層板很難鋪設高扇出SoC和外圍設備,節省空間通常會在柔性電路甚至堆疊芯片多石英晶振模塊上安裝非平凡的IC-或者哪里有空位,在移動平臺中,盡管外部尺寸較小,但可以實現長而中斷的走線長度,路由占據了房地產的后座,如果完全考慮信號完整性通常是第三優先級.

移動設備還有另一個獨特的挑戰,即極其密集的微型母板和子板在窄間距軌跡上傳輸千兆赫信號,由于接近和皮膚效應會發生交叉耦合,在如此小的空間中,多個分布式時鐘線將拾取噪聲,因為源時鐘晶體不能總是靠近收發器IC,從而導致數據線上的隨機抖動,這種抖動將與數據信號同時運行,對FR4損耗和阻抗不匹配已經不利影響的信號完整性產生不利影響.

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